[VHDL] Comment génerer un signal retardé ?

Fermé

cemninho - 30 mai 2008 à 13:47
MISTRAL - 23 juin 2008 à 16:24

Bonjour,

Je travaille actuellement avec Quartus pour la programmation d'un CPLD. Il faudrait que je puisse génerer une copie du signal d'horloge, mais décalée de 1us. Quelqu'un connaiterait-il un moyen d'y arriver ?
Merci

A voir également:

[VHDL] Comment génerer un signal retardé ?
Pas de signal tv - Guide
Comment générer un qr code - Guide
Generer mot de passe - Télécharger - Sécurité
Signal wifi - Guide
Check signal cable - Forum Ecran

1 réponse

Réponse 1 / 1

MISTRAL
23 juin 2008 à 16:24

slt tu peux faire un petit bloc avec un compteur de cycle d'horloge tu choisis ton horloge une 50 MHZ fera l'affaire, ou bien tu peux utiliser un délai inertiel

x <= 3 after 2 ns
ou selon ton cas un délai de transport

x <= transport X after 2 ns;

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