[VHDL] Comment génerer un signal retardé ?

cemninho -
MISTRAL - 23 juin 2008 à 16:24

Bonjour,

Je travaille actuellement avec Quartus pour la programmation d'un CPLD. Il faudrait que je puisse génerer une copie du signal d'horloge, mais décalée de 1us. Quelqu'un connaiterait-il un moyen d'y arriver ?
Merci

Configuration: Windows XP
Firefox 2.0.0.14

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A voir également:

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Décodeur fransat pas de signal ✓ - Forum TNT / Satellite / Réception
Force signal wifi - Guide

1 réponse

Réponse 1 / 1

MISTRAL

slt tu peux faire un petit bloc avec un compteur de cycle d'horloge tu choisis ton horloge une 50 MHZ fera l'affaire, ou bien tu peux utiliser un délai inertiel

x <= 3 after 2 ns
ou selon ton cas un délai de transport

x <= transport X after 2 ns;

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