Memoire optimisée pour bus 533
Bonjour à vous,
Je viens de voir une annonce pour ordinateur a processeur P4 B
avec FSB de 533, preconisant l'emploi de memoire DDR pc2700
( a 333 mhz ) par rapport a la DDR pc2100 ( a 266 mhz ).
Cependant, dans les 2 cas, il faudra attendre 2 cycles de bus
( avec un temps perdu pour pc2700, et aucune perte dans le
cas pc2100 puisque 533 = 2 * 266 ). du coup la veritable frequence
de transfert des datas avec le bus est 266 mhz, et il n'y aucun
interet a opter pour la pc2700.
Peut-etre je n'ai pas bien compris le problème, alors si qqun
peut m'expliquer je lui en serais reconnaissant.
a+
________
N. v. Ti.
Je viens de voir une annonce pour ordinateur a processeur P4 B
avec FSB de 533, preconisant l'emploi de memoire DDR pc2700
( a 333 mhz ) par rapport a la DDR pc2100 ( a 266 mhz ).
Cependant, dans les 2 cas, il faudra attendre 2 cycles de bus
( avec un temps perdu pour pc2700, et aucune perte dans le
cas pc2100 puisque 533 = 2 * 266 ). du coup la veritable frequence
de transfert des datas avec le bus est 266 mhz, et il n'y aucun
interet a opter pour la pc2700.
Peut-etre je n'ai pas bien compris le problème, alors si qqun
peut m'expliquer je lui en serais reconnaissant.
a+
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N. v. Ti.
2 réponses
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ContributeurSalut,
J'ai pas bien compris ta démo. Pourrais-tu détailler?
Pour moi un cycle à 333 MHz est plus court qu'un à 266 MHz, non?
A+ K. -
le bus etant a 533 mhz, il faut 2 cycles de bus entre chaque
transfert de data ( que celles-ci soit accessibles a la frequence
de 266 ou de 333 )
si les data etaient accessibles en 533 mhz, 1 cycle de bus
suffit.
si les datas ont une frequence d'acces comprise entre 266 et 532
il faut 2 cycles de bus.
si les datas ont une frequence d'acces comprise entre 177 et 265
il faut 3 cycles de bus,
si les datas .... comprise entre 133 et 176 il faut 4 cycles de bus
...
Si qqun connait ce type d'architecture autour du pentium 4B
merci de me repondre, ou de m'indiquer ou je peux trouver
des précisions.
________
N. v. Ti.
