2 x 512 + 1024 = 1456 lol
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Evanesca
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Evanesca Messages postés 3 Date d'inscription jeudi 19 octobre 2006 Statut Membre Dernière intervention 4 novembre 2006 - 19 oct. 2006 à 17:55
Evanesca Messages postés 3 Date d'inscription jeudi 19 octobre 2006 Statut Membre Dernière intervention 4 novembre 2006 - 19 oct. 2006 à 17:55
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Evanesca
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19 oct. 2006 à 17:55
19 oct. 2006 à 17:55
Voici le diagnostic Everest :
[ North Bridge: AMD Hammer IMC ]
Propriétés du chipset North Bridge:
North Bridge AMD Hammer IMC
Types de mémoire gérés DDR-200 SDRAM, DDR-266 SDRAM, DDR-333 SDRAM, DDR-400 SDRAM
Révision 00
In-Order Queue Depth 8
Contrôleur mémoire:
Type Dual Channel (128 bits)
Mode actif Single Channel (64 bits)
Performances mémoire:
CAS Latency (CL) 2.5T
RAS To CAS Delay (tRCD) 3T
RAS Precharge (tRP) 3T
RAS Active Time (tRAS) 7T
Row Cycle Time (tRC) 10T
Row Refresh Cycle Time (tRFC) 12T
Command Rate (CR) 2T
RAS To RAS Delay (tRRD) 2T
Write Recovery Time (tWR) 3T
Read To Write Delay (tRTW) 4T
Write To Read Delay (tWTR) 1T
Write CAS Latency (tWCL) 1T
Refresh Period (tREF) 166 MHz 7.8 us
DQS Skew Control Désactivé(e)
DRAM Drive Strength Normal
DRAM Data Drive Strength 4 (No Reduction)
Max Async Latency 8 ns
Read Preamble Time 8.0 ns
Idle Cycle Limit 16
Dynamic Idle Cycle Counter Activé
Read/Write Queue Bypass 8
Bypass Max 4
32-byte Granularity Activé
Correction d'erreurs:
ECC Géré, Désactivé(e)
ChipKill ECC Géré, Désactivé(e)
RAID Non géré
DRAM Scrub Rate Désactivé(e)
L1 Data Cache Scrub Rate Désactivé(e)
L2 Cache Scrub Rate Désactivé(e)
Slots mémoire:
Slot DRAM nº1 512 Mo (PC3200 DDR SDRAM)
Slot DRAM nº2 1024 Mo (PC3200 DDR SDRAM)
Slot DRAM nº3 512 Mo (PC3200 DDR SDRAM)
[ North Bridge: AMD Hammer IMC ]
Propriétés du chipset North Bridge:
North Bridge AMD Hammer IMC
Types de mémoire gérés DDR-200 SDRAM, DDR-266 SDRAM, DDR-333 SDRAM, DDR-400 SDRAM
Révision 00
In-Order Queue Depth 8
Contrôleur mémoire:
Type Dual Channel (128 bits)
Mode actif Single Channel (64 bits)
Performances mémoire:
CAS Latency (CL) 2.5T
RAS To CAS Delay (tRCD) 3T
RAS Precharge (tRP) 3T
RAS Active Time (tRAS) 7T
Row Cycle Time (tRC) 10T
Row Refresh Cycle Time (tRFC) 12T
Command Rate (CR) 2T
RAS To RAS Delay (tRRD) 2T
Write Recovery Time (tWR) 3T
Read To Write Delay (tRTW) 4T
Write To Read Delay (tWTR) 1T
Write CAS Latency (tWCL) 1T
Refresh Period (tREF) 166 MHz 7.8 us
DQS Skew Control Désactivé(e)
DRAM Drive Strength Normal
DRAM Data Drive Strength 4 (No Reduction)
Max Async Latency 8 ns
Read Preamble Time 8.0 ns
Idle Cycle Limit 16
Dynamic Idle Cycle Counter Activé
Read/Write Queue Bypass 8
Bypass Max 4
32-byte Granularity Activé
Correction d'erreurs:
ECC Géré, Désactivé(e)
ChipKill ECC Géré, Désactivé(e)
RAID Non géré
DRAM Scrub Rate Désactivé(e)
L1 Data Cache Scrub Rate Désactivé(e)
L2 Cache Scrub Rate Désactivé(e)
Slots mémoire:
Slot DRAM nº1 512 Mo (PC3200 DDR SDRAM)
Slot DRAM nº2 1024 Mo (PC3200 DDR SDRAM)
Slot DRAM nº3 512 Mo (PC3200 DDR SDRAM)