VHDL
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bsoul
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6 oct. 2010 à 21:42
ydurce Messages postés 78 Date d'inscription samedi 9 octobre 2010 Statut Membre Dernière intervention 12 décembre 2010 - 10 oct. 2010 à 12:46
ydurce Messages postés 78 Date d'inscription samedi 9 octobre 2010 Statut Membre Dernière intervention 12 décembre 2010 - 10 oct. 2010 à 12:46
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ydurce
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10 oct. 2010 à 12:46
10 oct. 2010 à 12:46
bonjour,
si le but est de transformer un bus 4 bits en 16 bits, il faut que l'horloge du dernier process soit 4 fois plus lente que celle des 4 registres.
Voir aussi le pb de synchro de façon à ordonner correctement le mot sortant.
Essayes de simplifier l'écriture: Q1<=D1 est suffisant pour Q1(0)<=D1(0) ....
de plus tes entity reg1...reg4 sont strictement identiques, donc inutile de les réécrire 4 fois, écrire un seul reg et l'utiliser 4 fois dans ton entity stockage
Mettre 'Buscode <= Qout;' en dehors du process (c'est une connexion indépendante de l'horloge)
bon courage
si le but est de transformer un bus 4 bits en 16 bits, il faut que l'horloge du dernier process soit 4 fois plus lente que celle des 4 registres.
Voir aussi le pb de synchro de façon à ordonner correctement le mot sortant.
Essayes de simplifier l'écriture: Q1<=D1 est suffisant pour Q1(0)<=D1(0) ....
de plus tes entity reg1...reg4 sont strictement identiques, donc inutile de les réécrire 4 fois, écrire un seul reg et l'utiliser 4 fois dans ton entity stockage
Mettre 'Buscode <= Qout;' en dehors du process (c'est une connexion indépendante de l'horloge)
bon courage