simohammed503
Messages postés1Date d'inscriptiondimanche 13 novembre 2016StatutMembreDernière intervention13 novembre 2016
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13 nov. 2016 à 14:10
Bonjour,
j'ai un petit problème sur ModelSim , je lance ma simulation a propos du test bensh d'un émetteur entrée parallèle sortie série , il me dit qu'il y a des erreurs , voilà le test_bensh
Library ieee ;
use ieee.std_logic_1164.all;
entity emetteur_test is
end emetteur_test ;
Architecture arch of emetteur_test is
signal t_clk , t_reset , t_load , t_S : std_logic ;
component emet_test is
port( clk,reset,load : in std_logic ;
E : in std_logic_vector(3 downto 0);
S : out std_logic );
end component ;
begin
inst : emet_test port map ( t_clk , t_test , t_load , t_S );
process
begin
wait for 20ns;
t_clk<='0';
wait for 20ns;
t_reset<='0';
wait for 20ns;
t_load<='1';
wait for 40ns;
t_clk<='1';
wait for 20ns;
t_reset<='0';
wait for 20ns;
t_load<='0';
wait for 40ns;
end process;
end arch ;
j'ai un autre problème c apropos d'un recépteur entrée série sortie parallèle
dont il va recopier l'information de l'entrée d'émetteur sur la sortie du récepteur
mon code est le suivant :
Library ieee ;
use ieee.std_logic_1164.all;
entity receptor is
port( R,reset,clk,load : in std_logic ;
Q : in std_logic_vector(3 downto 0);
end entity ;
Architecture REC of receptor is
signal Y : std_logic_vector(3 downto 0);
begin
Q<=Y(0);
process()
begin
if(reset='1')then Y<="0000";
elsif(clk'event and clk='1') then
if(load='1') then Y<=R ;
else Y<='0'& Y(3 downto 0);
end if ;
end if;
end process;
end REC;