Question sur le Verilog

Fermé
Roch - 10 mai 2016 à 12:06
Bonjour,

Je travaille sur un projet open source. Dans ce dernier je dois reprogrammer une partie du FPGA que j'utilise. C'est du verilog. J'ai vu beaucoup de tuto sur internet et je me débrouillais sas trop de difficultés mais là je me retrouve bloqué.

Voici une partie du code utilisé

capture_ddrlvds #(
.WIDTH(14),
.PATT_CHECKER("TRUE"),
.DATA_IDELAY_MODE("DYNAMIC"), .DATA_IDELAY_VAL(16), .DATA_IDELAY_FREF(200.0)
) cap_db0 (
.adc_clk_p(DB0_ADC_DCLK_P), .adc_clk_n(DB0_ADC_DCLK_N),
.adc_data_p(
{{DB0_ADC_DA6_P, DB0_ADC_DA5_P, DB0_ADC_DA4_P, DB0_ADC_DA3_P, DB0_ADC_DA2_P, DB0_ADC_DA1_P, DB0_ADC_DA0_P},
{DB0_ADC_DB6_P, DB0_ADC_DB5_P, DB0_ADC_DB4_P, DB0_ADC_DB3_P, DB0_ADC_DB2_P, DB0_ADC_DB1_P, DB0_ADC_DB0_P}}),
.adc_data_n(
{{DB0_ADC_DA6_N, DB0_ADC_DA5_N, DB0_ADC_DA4_N, DB0_ADC_DA3_N, DB0_ADC_DA2_N, DB0_ADC_DA1_N, DB0_ADC_DA0_N},
{DB0_ADC_DB6_N, DB0_ADC_DB5_N, DB0_ADC_DB4_N, DB0_ADC_DB3_N, DB0_ADC_DB2_N, DB0_ADC_DB1_N, DB0_ADC_DB0_N}}),
.radio_clk(radio_clk),
.data_delay_stb(radio0_misc_out[3]), .data_delay_val(radio0_misc_out[8:4]),
.adc_cap_clk(),
.data_out({rx0_i,rx0_q_inv}),
.checker_en(radio0_misc_out[9]), .checker_locked(radio0_misc_in[3:0]), .checker_failed(radio0_misc_in[7:4])
);


je ne comprend pas à quoi renvois les .quelquechose (.adc_clk_p, .adc_data_n ...) Ce sont des fonctions défini dans un autre dossier/librairie ? Ce sont des fonctions propre au verilog ?
Peut-on les modifier ?

Merci de vos réponses